非时间指标#

• 机器字长
  • 机器一次性能够处理的二进制位数（一般于内部寄存器的位数相等）
• 总线宽度
  • 数据总线一次能并行传送的最大信息位数
• 主存容量与存储带宽
  • 容量：一台计算机主存包含的存储单元总数
  • 带宽：单位时间内与贮存你交换的二进制信息量，Byte/s

时间指标#

• 主频
  • CPU工作的时钟频率，与CPU运算能力之间不是唯一的、直接关系
• 时钟周期$T=\frac{1}{f}$
  • 计算机中最基本的、最小的时间单位。一个时钟周期CPU仅完成一个最基本动作
• 外频
  • 系统总线的工作频率，CPU与主板之间同步运行的速度
• 倍频
  • $主频=外频 \times 倍频$
• CPI
  • 执行一条指令（平均）需要的始终周期数 $CPI = 一段程序中所有指令的始终周期之和/指令条数 = 程序中各类指令的CPI \times 程序中各类指令的比例$
• MIPS
  • $MIPS = \frac{指令条数}{执行时间 \times 10^6} = \frac{指令条数}{所有指令CPU始终周期数之和/f \times 10^6} = \frac{f}{CPI \times 10^6} = IPC * f$
  • 程序执行时间
    • $T_e = \frac{指令条数}{MIPS \times 10^6}$

数的机器码表示#

• 真值： 带正负号的
• 机器码
  • 原码：
    • 区间$(-2^n, 2^n)$
  • 反码
    • 符号与原码相同，正数与原码相同，负数除符号位其它二进制位取反
  • 补码
    • 正数和原码相同，符号位为0
    • 负数逐位取反，末位加1，符号位为1
    • 特性：
      • 唯一0
      • 区间：小数$[-1,1)$，整数$[-2^n, 2^n)$
      • 非对称区间，左侧多一个数
    • 双符号位补码
      • 符号位01表示正溢出，10表示负溢出，最高位表示正确的符号位
  • 移码
    • $[x]_{mov} = 2^n + x \quad -2^n <= x <= 2^n$
    • 与补码的符号位相异，数值位相同

定点数表示#

浮点数表示#

• 机器字长一定时，阶码越长，表示范围越大，精度越高（规格化）
• 阶码相同，尾数越长，精度越高
• 扩大了表示范围，未增加状态数
• 绝对值越大，浮点数分布越系数，运算不满足结合律

码距与校验#

• 码距： 任意两个合法编码间不同的二进制位数
• 码距越大，抗干扰能力越、纠错能力越强，数据荣誉越大，编码效率越低
• 最小码距>=e+1
  • 可检测e个错误
• 最小码距>=2t+1
  • 可纠正t个错误
• 最小码距>=e+t+1
  • 可纠正t个错误，同时需要检测e个错误

奇偶校验#

• 奇校验
  • 冗余位： 1位，检验位P
  • 编码规则：校验码（数据+校验位）中的1的个数位奇数 $偶校验：P = D_1 \oplus D_2 \oplus D_3 \oplus D_4 \oplus D_5 \oplus D_6 \oplus D_7 \oplus D_8$ $奇校验：P = \neg (D_1 \oplus D_2 \oplus D_3 \oplus D_4 \oplus D_5 \oplus D_6 \oplus D_7 \oplus D_8)$ $检错码：G = P \oplus D_1 \oplus D_2 \oplus D_3 \oplus D_4 \oplus D_5 \oplus D_6 \oplus D_7 \oplus D_8$ G=1：数据一定出错，否则较大概率正常

海明校验#

• 多i个就教研组
• 既能检错，也能纠错
• 最小码距为3
• 最低位从1开始

1
eg:
2
  (8,4)码
3
  P3 = H5 ^ H6 ^ H7 ^ H12

循环冗余校验#

• 编码规则：编码可被生成多项式整除
  • 模2除法，余数为0（高概率正确），否则出错
• 设CRC码为n位，其中数据位k位，校验位r位
  • $n = k + r <= 2^r -1$

溢出及检测#

• 单符号数溢出检测1
  • 正正得负 负负得正
  • 设量符号位为f_0$$f_1，和数符号位$f_s$
  • 溢出检测信号Overflow = $\hat f_0 \hat f_1 f_s + f_0f_1 \hat f_s$
• 单符号溢出检测方法2
  • 符号位进位位$C_f$，最高位进位位$C_n$
  • $Overflow=C_f \oplus C_n$
• 双符号溢出检测方法
  • $01$正溢出，$10$负溢出

加减法的逻辑实现#

原码乘法运算#

$[X \times Y]_{原} = X \times [Y_12^{-1}+Y_22^{-2}+...+Y_n2^{-n}]$ 从$Y$的最低位开始；$\sum$从0开始采用双符号位；$X$也采用双符号位；根据$Y_i$的值判断是加$X$还是加0。加完以后$\sum$,$X$,$Y$都逻辑右移。$\sum$可能瞬间溢出，但是移位后正常。最终结果是$\sum$加上移出的部分。

补码一位乘法#

$[X \times Y]_{补} = [X]_{补} \times 0.Y_1Y_2...Y_n - Y_0[X]_{补}$ $= [X]_{补} \times [Y_1-Y_0+(Y_2-Y_1)2^{-1}+(Y_3-Y_2)2^{-2}+...(0-Y_n)2^{-n}]$ 大概类似原码乘法，也$\sum$和$X$也使用双符号位，但是在判断$\sum$是加什么出，如果$Y_nY_{n+1}$为10，则$\sum +-[-X]_{补}$;若$Y_nY_{n+1}$为01，$\sum += [X]_{补}$;其它情况则+0.右移仍然照做。

上面的右移是算数右移！

阵列乘法器#

横向进位乘法器
延迟会比斜向进位乘法器更高，但是设计简单。
两个五位数乘法，横向乘法进位器时延39T，但是斜向进位乘法进位器时延37T

斜向进位乘法器

• 总共$n*(n-1)$个全加器
• $(n-1) FA + (2(n-1)+4)T+T$，其中FA是全加器
• $(8n-3)T$的时延

整数的乘运算#

• 硬件不判断溢出，保留2n位成绩，供软件使用
• 程序不判断溢出，编译器也不生成用于溢出处理的代码，会发生整数溢出问题

恢复余数的除法#

被除数和除数都使用双符号位，先尝试减除数。如果余数小于0，则再加回余数，商为0。否则商为1.余数左移，然后再减除数。

最后获得的余数是放大了的，商有几位，余数就需要乘$2^{-n}$。

不恢复余数的除法#

• 第一次一定做减法
• 商$Q_n = ~R_0$（余数符号位）
• $R=(R+(-1)^{Q_n}Y)*2$
• 最后仍然要余数缩小

原码阵列除法器

FA加上加减控制变成“可控制加、减法单元”CAS，时延9T
原码阵列除法器需要n*n个CAS,时延$n*n*9T$

精度问题#

IEEE754在结果右边增加2个附加位

• 保护位Guard：在最低有效位右边的位
• 舍入位Round：在保护位右边的位

浮点数乘法运算#

1. 阶码相加

• 阶码相加可能产生溢出，要进行溢出判断

2. 尾数相乘

• 尾数相乘可得到积的尾数，可按定点乘法运算方法运算

3. 结果规格化

浮点数除法运算#

1. 尾数调整

• 如果被除数尾数大于除数尾数（绝对值），则将被除数尾数右移一位，阶码+1

2. 阶码求差

• 商的阶码等于被除数的阶码减去除数的阶码

3. 尾数相除

运算器功能#

• 算数运算和逻辑运算
  • 运算电路
• 暂存运算数据以及中间结果
  • 暂存器，通用寄存器
• 选取数据参与运算
  • 多路选择、数据通路
• 反应运算处理的状态
  • 程序状态字

运算器与总线结构#

单总线结构的时候，完成一次ADD R0, R1,需要3个时钟周期。
分别是传入第一个操作数，传入第二个操作数，写回结果。

双总线+1个锁存器，2个时钟周期。
第一个周期取第一个操作数放到锁存器中。第二个周期传入第二个操作数以后获得结果就可以立刻写回了。因为第二个操作数走的总线是单独的。但是第一个操作数和写回结果走的总写是一条。

也可以第一个操作数和第二个操作数在第一个周期就同时传入ALU，但是结果先写到锁存器中。等第二个周期再写回通用寄存器中。

存储器的刷新#

• 集中刷新
  • 刷新周期：2ms
  • 在数据丢失之前集中刷新所有行
  • 存在死区，用在实时要求不高的场合
• 分散刷新
  • 最大刷新周期：2ms
  • 存储周期：读写+刷新，各刷新周期分散安排在存取周期中
  • 刷新次数 2ms/100ns=20000次，比较浪费，用在低速系统中
• 异步刷新
  • 刷新周期：2ms，各刷新周期分散安排在2ms内
  • 每隔2ms/128=15.5微妙刷新一行，将128次刷新分散
  • 最常用

半导体存储器的对比#

存储器扩展#

• 字长扩展（数据总线扩展）
  • 各芯片并行工作
• 字数扩展（地址总线扩展）
  • 同一时刻仅一芯片工作

cache写操作流程#

• 写穿策略
  • 无脏数据，无丢失数据风险，写速度慢
• 写回策略
  • 存在脏数据，有丢失数据风险，突发写速度快，持续写性能

cache的基本概念#

• 命中：CPU访问数据在cache中（上层快存）
• 缺失：CPU访问数据不再cache中
• 块：cache与主存交换最小单位
• 行/槽 Line/Slot：标记、标志位、数据块容器
  • 有效位、查找标记、脏标志位、置换标志、数据块副本
• 命中率、缺失率
• 命中访问时间
  • 数据查找时间、cache访问时间、总线传输时间
• 缺失损失
  • 主存块调入cache，数据传输到处理器的时间
  • 远大于命中时间，所以一些相对较小的时间可以忽略
• 数据替换：cache满了以后进行替换
• 脏数据逐出：当一个cache已经被修改过，必须得写回到下一级存储器，才可以丢弃。

cache读写流程#

• CPU cache系统读过程
  • CPU给出主存地址（块地址，块内地址）
  • 主存块地址为关键字进行查找
  • 如相符表示副本在cache中，命中，访问cahce
  • 否则数据缺失，访问主存
    • 将数据所在块副本调入cache（块交换—局部性）
    • 载入副本过程可能引起替换（时间长）
    • 更新查找表，记录当前数据块地址
    • cache缺失时CPU只能挂起等待
• CPU cache系统写过程
  • CPU给出主存地址
  • 主存块地址为关键字进行查找
    • 相符则表示命中，数据副本在cache中
    • 缺失根据写分配策略决定是否将该主存地址对应数据块调入
  • 写入数据到cache
  • 根据写策略决定是否写入主存

关键技术#

cache对存储系统性能的影响#

• 读优化
  • 时间局部性
    • 将刚访问的数据调度到cache中，利用淘汰算法将不经常使用的数据淘汰
  • 空间局部性
    • 大块预读，相邻的数据被调度到cache中
• 写优化
  • 写回策略提升突发写性能
• 负面影响
  • 写回策略引起不一致性
  • 缓冲区满以后，写性能降低

cache命中率#

• 命中率
  • $N_c$表示cache完成存取访问的总次数
  • $N_m$表示主存完成存取访问的总次数
  • $h=|frac{N_c}{N_c+N_m}$
• $t_a$表示平均访问时间
  • $t_c$表示命中cache时的访问时间
  • $t_m$表示命中主存时的访问时间
  • $t_a=ht_c+(1-h)t_m$
• 访问效率=$\frac{t_c}{t_a}$
• 影响命中率的几个因素
  • 程序行为（局部性）
  • cache容量
  • 组织方式
  • 块大小

虚拟地址到物理地址#

当CPU要访问一个地址的时候，把虚拟地址给到MMU，MMU计算出PTEA以后给cache memeory（页表），获得对应的PTE，如果页命中，则MMU再把PA送给页表，页表取出对应物理地址处的数据送给CPU。如果页不命中，MMU抛出异常，等却也异常处理成功以后，程序会唤醒一场指令所在进程，重新再调用一次。

使用TLB提高速度#

MMU直接把VPN到TLB中查找，如果查找成功直接可以获得对应VA的PPN，然后根据PPN得到PA，发给页表让页表把对应数据给CPU

指令寻址#

操作数寻址#

• 立即寻址
  • 地址码字段是操作数本身(相当于不用寻址,直接就是操作数)
• 直接寻址
• 间接寻址
  • 需要两次访存,速度慢,已经淘汰
• 寄存器寻址
• 寄存器间接寻址
• 相对寻址
• 基址/变址寻址
• 复合寻址

x86系列支持多种寻址方式的意义#

• 访问更大的存储空间
• 访问更大的数据
• 方便程序设计
• 提高指令执行速度（？）

RISC#

• 指令条数少,只保留使用频率最高的简单指令,指令定长
  • 便于硬件实现,用软件实现复杂指令功能
• Load/Store架构
  • 只有存/取数指令才能访问存储器,区域指令的操作数都在寄存器之间进行
  • 便于硬件实现
• 指令长度固定,指令格式简单、寻址方式简单
  • 便于硬件实现
• 寄存器数量多
  • 便于编译器实现
• 一个机器周期完成一条机器指令
• RISCCPU采用硬布线控制,CISC采用微程序

MIPS32指令格式#

• R型指令
  • 操作码(6)+源寄存器1(5)+源寄存器2(5)+目的寄存器(5)+偏移位移量(5)+扩展操作码(6)
  • 无寻址方式字段,隐藏在操作码字段中
• I型指令
  • OP(6)+$R_s$(5)+$R_t$(5)+Imm(16)
• J型指令
  • OP(6)+Imm(26)

指令执行一般流程#

取指令(PC++)->指令译码->操作数地址计算->取操作数->数据操作指令执行->操作数地址计算->存操作数->(无中断)取指令
有中断,就等待中断响应,然后再取指令

指令周期基本概念#

• 时钟周期=节拍脉冲=震荡周期 能够完成一次微操作
• 机器周期 = CPU周期 从贮存读出一跳指令的最短时间 可完成复杂操作
• 指令周期:从贮存取一跳指令并执行指令的时间
  • 取指令周期、执行指令周期 (间址周期、中断周期)
  • 执行周期包含n个机器周期,机器周期包含k个节拍

D触发器定时模型#

• 时钟触发前输入需要稳定一段时间(建立时间) setup time
• 时钟触发后输入需要稳定一段时间(保持时间) hold time
• 时钟触发到输出稳定的时间(触发器延迟) Clk_to_Q

时钟周期>Clk_to_Q+关键路径时延+Setup time Clk_to_Q+最短路径时延>Hold time

中央处理器时序#

控制方式#

• 同步控制
  • 机器周期数、节拍数固定---3机器周期*4节拍
  • 机器周期数固定、节拍数不固定---3机器周期,取指/计算/执行 4/2/3节拍
  • 大多数指令机器周期固定
• 异步控制
  • 无时钟,应答机制

时序发生器#

指令周期方框图#

• 取指周期
  • PC->Ar, PC->X
  • X+4->Z
  • Z->PC, M[AR]->DR
  • DR->IR
• 计算周期
  • lw指令&sw指令
    • R[rs]->X
    • X+Imm->Imm
  • beq指令
    • R[rs]->X
    • X-R[rt]->PSW
  • add&addi不需要计算周期
• 执行周期
  • lw指令
    • Z->AR
    • M[AR]->DR
    • DR->R[rt]
  • sw指令
    • Z->AR
    • R[rt]->DR
    • DR->M[AR]
  • beq指令
    • PC->X
    • IR(A)+X->Z
    • if(PSW>equal) Z->PC
  • add指令
    • R[rs]->X
    • X+R[rt]->Z
    • Z->R[rd]
    • addi指令
      • R[rs]->X
      • X+imm->Z
      • Z->R[rt]

取指令数据通路#

lw指令执行数据通路#

sw指令执行数据通路#

beq指令数据通路#

I型运算类指令执行数据通路#

R型运算类指令执行数据通路#

单总线CPU微指令构造#

• 操作控制字段:存储操作控制信号
  • 每一位对应一个控制信号,也称微命令,可同事给出多个操作信号
• 顺序控制字段:用于控制微程序的执行顺序
  • 判别逻辑为零,下一条微指令地址从下址字段获取,否则按约定规则生成

微命令编码#

• 简单直观，便于输出控制，微指令长度太长，控存容量大
  • 直接表示->编码表示（压缩互斥性微命令）
  • 下址字段->计数器法 （$\mu$AR++,增加$P_{end}$判别位）
  • 水平型->垂直型微指令（牺牲并行性）

输入/输出系统的组成与功能#

• 外部设备、接口部件、总线以及响应的管理软件统称为计算机的输入输出系统，简称IO系统
  • I/O硬件
    • 外设、控制器、I/O接口、总线
  • I/O软件
    • OSA无关库，设备无关库，驱动
• 主要功能
  • 完成计算机内部二进制信息与外部i多种信息形式间的交流
  • 保证CPU能够正确选择I/O设备并实现对其控制，与数据传输
  • 利用数据缓冲、合适的数据传送方式，实现主机外设间速度匹配